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Hierarchical modeling for VLSI circuit testing

by Debashis Bhattacharya, John P. Hayes. -- Kluwer Academic Publishers, 1990. -- (The Kluwer international series in engineering and computer science SECS 89,VLSI, computer architecture, and digital signal processing). <BB00305515>
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Hierarchical modeling for VLSI circuit testing

by Debashis Bhattacharya, John P. Hayes. -- Kluwer Academic Publishers, 1990. -- (The Kluwer international series in engineering and computer science SECS 89,VLSI, computer architecture, and digital signal processing). <BB00305515>
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所蔵一覧 1件～1件（全1件）

No. 巻号 所蔵館 配置場所 請求記号 資料ID 状態 返却予定日 予約
0001 中央館 研究室-工
 		549.7/BH 0112196045890 通常 0件
No. 0001
巻号
所蔵館 中央館
配置場所 研究室-工
請求記号 549.7/BH
資料ID 0112196045890
状態 通常
返却予定日
予約 0件
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書誌詳細

標題および責任表示 Hierarchical modeling for VLSI circuit testing / by Debashis Bhattacharya, John P. Hayes
出版・頒布事項 Boston : Kluwer Academic Publishers , c1990
形態事項 x, 159 p. : ill. ; 24 cm
巻号情報
ISBN 079239058X
書誌構造リンク The Kluwer international series in engineering and computer science SECS 89,VLSI, computer architecture, and digital signal processing//a
注記 Includes bibliographical references (p. [149]-155)
学情ID BA09998982
本文言語コード 英語
著者標目リンク Bhattacharya, Debashis, 1961-
著者標目リンク Hayes, John P. (John Patrick), 1944-
分類標目 LCC:TK7874
分類標目 DC:621.39/5/0287
件名標目等 Integrated circuits -- Very large scale integration -- Testing
件名標目等 Integrated circuits -- Very large scale integration -- Computer simulation
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